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W631GG6KB
(optional)
I DD
V DD
RESET#
CK/CK#
CKE
DDR3
SDRAM
I DDQ
V DDQ
R TT = 25 Ω
CS#
RAS#, CAS#, WE#
A, BA
ODT
ZQ
V SS
DQS, DQS#, DQ, DM
V SSQ
V DDQ / 2
NOTE: DIMM level Output test load condition may be different from above.
Figure 105 – Measurement Setup and Test Load for I DD and I DDQ (optional) Measurements
Application specific
memory channel
environment
I DDQ Test Load
Channel IO
Power
simulation
I DDQ
Simulation
I DDQ
Measurement
Correlation
Correlation
Channel IO Power
Number
Figure 106 – Correlation from simulated Channel IO Power to actual Channel IO Power
supported by I DDQ Measurement
Publication Release Date: Dec. 09, 2013
Revision A05
- 123 -
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